PLL配置不能仅写RCC->CR |= RCC_CR_PLLON，因其需严格遵循三步时序：先确保HSE就绪，再配置PLLCFGR参数（PLLM/PLLN/PLLP须在192–432、2–63、2/4/6/8范围内），最后使能PLL并等待PLLRDY，否则VCO失锁或CPU跑飞。
为什么不能直接写 RCC->CR |= RCC_CR_PLLON 就完事
因为 PLL 不是“一开就稳”的开关。它依赖前级时钟源已就绪、倍频参数在芯片允许范围内、VCO 输出频率落在合法区间（比如 STM32F4 要求 VCO 在 100–432 MHz），而且切换系统时钟源的时机稍有偏差，CPU 就会失去时钟而跑飞。常见现象是：程序卡死在 while(!(RCC->CR & RCC_CR_PLLRDY))，或者切完时钟后串口乱码、定时器中断频率翻倍/减半。
PLL 配置三步必须按顺序来：使能→等待→切换
顺序错一步，整条链路就断。典型错误是先改 RCC->CFGR 切换时钟源，再启 PLL；或者没等 HSE 稳定就急着配 PLL 参数。
- 先启用并等待外部晶振（
RCC->CR |= RCC_CR_HSEON→ 检查RCC_CR_HSERDY） - 再配置 PLL 参数（
RCC->PLLCFGR写入PLLM/PLLN/PLLP，注意 F4 系列PLLN必须在 192–432 之间） - 最后开启 PLL 并等待锁定（
RCC->CR |= RCC_CR_PLLON→ 检查RCC_CR_PLLRDY），之后才改RCC->CFGR的SW位切换系统时钟
PLLN/PLLM/PLLP 怎么算才不超限
核心公式是：VCO = HSE * (PLLN / PLLM)，然后 SYSCLK = VCO / PLLP。比如你用 8MHz 晶振想上 168MHz：
-
VCO至少要 ≥ 168 × 2 = 336MHz（选PLLP=2），且 ≤ 432MHz → 合法 -
PLLN / PLLM = 336 / 8 = 42→ 可选PLLN=336、PLLM=8（注意PLLM是 2–63，PLLN是 192–432） - 别漏掉分频后还要喂给 FLASH：168MHz 下通常要设
FLASH_ACR |= FLASH_ACR_LATENCY_5WS，否则取指出错
内部 RC（HSI）能不能当 PLL 输入去倍频
能，但不推荐用于正式项目。HSI 标称 16MHz，但温漂大、精度只有 ±1%，倍频后 SYSCLK 误差会放大。更麻烦的是：HSI 启动快，但某些芯片（如 STM32L 系列）要求 PLL 输入频率在 1–2MHz 区间，16MHz 直接进 PLL 会超限，必须先经 PLLM 分频——这时你就得手动算清楚分频后是否还在 PLL 允许输入范围内。而 HSE（外部晶振）默认就是 4–26MHz，天然适配。
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最易被忽略的一点：所有寄存器操作前，必须确认 RCC 时钟已使能（RCC->AHB1ENR |= RCC_AHB1ENR_RCCEN），否则写 RCC->PLLCFGR 是无效的——这点在很多示例代码里被省略，但裸机启动初期恰恰最容易忘。
