11月30日最新消息，作为全球领先的半导体晶圆代工企业，台积电的技术演进方向始终备受瞩目。随着工艺节点不断逼近1nm，其未来发展路径引发了广泛讨论。近日，台积电在开放创新平台生态系统论坛上公布了其未来几年的逻辑制程路线图，揭示了从当前到2028年的技术蓝图。
以2025年为时间节点，目前台积电已实现量产的FinFET工艺为3nm级别，涵盖N3、N3E、N3P、N3X以及N3C等多个衍生版本。这些工艺广泛应用于高性能计算与移动设备领域，持续推动芯片性能提升。
真正的转折点出现在2nm节点——从这一代开始，台积电将正式引入Nanosheet晶体管结构，即GAA（环绕栅极）晶体管的具体实现形式。今年即将量产的是N2工艺，而AMD下一代Zen6架构的EPYC处理器将成为首款确认采用该工艺的产品，预计明年正式发布。
在N2之后，还将推出增强版的N2P和N2X工艺。但值得注意的是，在N2系列与后续A系列之间，会插入一个名为A16 SPR的关键节点。SPR代表“Super Power Rail”（超级电源轨），是台积电自主研发的背面供电技术，据称在架构设计上与Intel的PowerVia存在显著差异，具备更高的技术先进性。不过实际表现还需等待大规模量产后的验证。
实际上，A16 SPR正是最初规划中的2nm工艺版本。但由于研发策略调整，台积电决定将GAA晶体管与背面供电技术分阶段导入，而非像三星或Intel那样在同一节点同步推出两项新技术，此举有助于降低制造复杂度并提高良率。
真正的全面整合将在A14节点完成。届时，GAA晶体管与背面供电技术将首次融合于同一工艺平台，带来更优的性能与能效表现，成为台积电冲击1nm时代的重要基石。
Miller (mlr) 是一个命令行工具，用于查询、整形和重新格式化名称索引数据，如 CSV、TSV、JSON 和 JSON Lines。它将 awk、sed、cut、join 和 sort 的功能整合到一个专为结构化数据处理而构建的单一工具中。
台积电此次公开路线图的目的，是为了向客户展示其在先进制程上的可持续迭代能力：未来每一代工艺都将实现稳定的性能与功耗优化，维持每年稳步推进的节奏。
以2018年的7nm工艺N7为基准进行对比，每代新工艺在相同功耗下可带来约15%-18%的性能提升；而在相同性能条件下，功耗则显著下降。从N7到N3，每代平均功耗降低超过三分之一；而从N3到未来的A14节点，每代功耗降幅约为四分之一。
综合来看，台积电指出，相较于N7工艺，A14可在同等功耗下实现高达83%的性能提升，整体能效比提升达3.2倍。
这意味着，在2018年至2028年的十年间，芯片制程带来的性能增长约为80%。虽然这一数字若用来对标经典的摩尔定律显得略显逊色，但业界普遍认知是，自28nm之后，传统意义上的摩尔定律早已逐步失效，能在物理极限逼近的情况下取得如此进步已属不易。
回顾2018年基于N7工艺的苹果A12芯片，其最高频率约为2.5GHz，集成69亿晶体管；如今的A18 Pro已突破4GHz主频，晶体管数量达到200亿。距离A14工艺还有两到三代的技术演进，届时实现5GHz运行频率、集成超300亿晶体管的芯片，已成为可预期的目标。
