核心是硬件级联：TIM2 TRGO触发TIM3更新事件，再由TIM3作为ADC外部触发源，启用双重/三重同步模式，禁用连续转换与自动等待，确保纳秒级同相采样。
用 STM32 的 TIM 触发 ADC 多路同步采样，核心是硬件级联而非软件延时
纯靠 std::this_thread::sleep_for 或软件定时器无法实现“绝对同相”，因为 OS 调度、中断延迟、编译器优化都会引入微秒级抖动。真正可靠的方案是让一个定时器（如 TIM2）通过 TRGO 信号触发另一个定时器（如 TIM3）的更新事件，再由后者配置为 ADC 的外部触发源——整个链路在硬件内完成，延迟稳定在几个时钟周期内。
常见错误现象：HAL_ADC_Start_IT() 后手动调用 HAL_ADC_PollForConversion()，或用多个独立 TIM 分别触发不同 ADC，结果各通道采样时刻偏差达 1–5 μs，FFT 出现明显相位模糊。
- 必须启用 ADC 的双重/三重模式（
ADC_DUALMODE_REGULAR_INTERLACED或ADC_DUALMODE_REGULAR_SIMULTANEOUS），否则即使触发信号同步，各 ADC 内部采样保持电路仍可能错开 -
TIMx_CR2.MMS必须设为0b100（Update event），不能用 CC1/CC2 输出，否则边沿抖动大 - 若使用 ADC1+ADC2+ADC3 三路同步，需确认芯片是否支持三重模式（如 STM32H7 支持，F4 系列仅支持双路）
配置 TIM 主从级联时，TRGO 和 ITRx 的映射关系必须查 RM 手册
不是所有 TIM 都能作为主控输出 TRGO，也不是所有 TIM 都能接收 ITRx 作为从模式触发源。例如在 STM32F407 上：TIM1/TIM8 的 TRGO 可连到 TIM2–TIM5 的 ITR0–ITR3，但 TIM9–TIM11 不支持 ITR 输入；而 TIM2 自身 TRGO 无法被其他定时器直接捕获，只能做主控输出。
典型配置路径：TIM2 → TRGO → ITR0 of TIM3 → TIM3 从模式控制 ADC1/2 触发。若误将 TIM2 的 CC1 输出接到 TIM3 的 TI1，再设为外部时钟模式，会因输入滤波和边沿检测引入 200 ns 以上不确定延迟。
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- 务必核对 Reference Manual 中 “Timer internal trigger connection” 表格（如 RM0090 §18.3.10）
-
TIMx_SMCR.SMS设为0b100（Trigger Mode），TS字段选对应 ITRx，否则从定时器根本不响应 - 主定时器的
TIMx_CR2.MMS建议固定用 Update Event，避免 CCx 捕获受预分频器抖动影响
ADC 外部触发源必须选对，且禁止使能 ADC 内部时钟自动触发
在 HAL 中，hadc1.Init.ExternalTrigConv 若设为 ADC_EXTERNALTRIGCONV_T3_TRGO，但实际硬件连接的是 TIM3 的 ITR0（即来自 TIM2 的 TRGO），就会完全无响应。更隐蔽的问题是：若同时启用了 ADC_AUTOWAIT 或 ADC_CONTINUOUS 模式，ADC 会在上一次转换结束立即启动下一次，覆盖掉外部触发逻辑。
错误日志特征：HAL_ADC_GetState() 返回 HAL_ADC_STATE_BUSY 却无数据更新，或 HAL_ADC_ConvCpltCallback() 被频繁调用但 HAL_ADC_GetValue() 值恒定不变。
- 三重模式下，
ADC1是主 ADC，ADC2/3是从 ADC，外部触发只需配置在ADC1上，从机自动跟随 - 禁用
hadc1.Init.ContinuousConvMode = DISABLE，否则外部触发失效 - 确保
hadc1.Init.NbrOfConversion = 1（单次模式），多通道扫描需靠 ADC 多路复用器硬件自动轮询，而非软件循环启动
校准与验证环节最容易被跳过，但决定相位误差是否真达标
即使配置全对，未做温度/电压漂移补偿，实测相位差仍可能超 5°（在 1 MHz 信号下约 14 ns）。最简验证法：用同一正弦信号接入三路 ADC 输入，采集 1024 点后做互相关计算，看峰值偏移是否 ≤ 1 个采样点。
容易忽略的细节：ADC_SMPR1/SMPR2 中各通道采样时间必须一致，否则即使触发同步，采样保持阶段起始点也不同；另外，PCB 上模拟走线长度差异超过 3 cm 就会引入 >20 ps 延迟，在 100 MSps 以上采样率下已不可忽略。
- 用示波器抓
TIM2_TRGO和ADCx_EOC引脚，实测触发到转换完成的 jitter 应 ≤ ±1 cycle（如 168 MHz APB2 下 ≤ 6 ns） - HAL 初始化后调用
HAL_ADCEx_Calibration_Start(&hadc1, ADC_CALIB_OFFSET, ADC_SINGLE_ENDED)，不校准则 offset drift 可达 ±1 LSB，等效相位误差随频率升高急剧放大 - 若使用差分输入，确保
ADC123_COMMON->CCR.DUAL正确设置（如 F4 系列需置位DMA和VBAT对应位）
