朴素双循环转置因缓存行跳读导致大量Cache Miss，1024×1024矩阵下性能差2.5倍以上；高效实现需行连续写、分块访存（如32×32）、内存填充防抖动。
直接说结论：朴素双循环转置在大矩阵上会因缓存行跳读导致大量 Cache Miss，1024×1024 矩阵下性能可能差 2.5 倍以上；真正高效的实现必须做三件事——写内存行连续、分块访存、内存填充防抖动。
为什么朴素转置（dst[j][i] = src[i][j]）很慢
问题不在算法逻辑，而在 CPU 缓存行为：
-
src[i][j]是列优先读：每次i增加 1，地址跳NROW * sizeof(T)（比如 1024 字节），远超缓存行大小（64 字节），几乎每次读都触发Cache Miss -
dst[j][i]是列优先写：同样跳跃写入，现代 CPU 对非连续写有额外开销（如写缓冲区竞争、RFO 请求放大） - L1 D-Cache 仅 32 KB，而单次内层循环要覆盖 1024 行 × 1 字节 = 1 KB 内存跨度，但因映射规则，实际会反复挤占同一组缓存行，引发抖动
必须用分块（Tiled Transpose）控制局部性
把大矩阵切成小块（如 BLOCK = 16 或 32），确保每个块的数据能常驻 L1 缓存：
- 选块尺寸时，按
BLOCK² × sizeof(T) ≤ L1_D_CACHE_SIZE估算（例如32×32×1 = 1024 B远小于 32 KB，安全） - 外层循环按块索引遍历：
for (ibr = 0; ibr 和 <code>for (ibc = 0; ibc - 内层只在块内操作：
for (irow = 0; irow + <code>for (icol = 0; icol ，此时 <code>src和dst的访问都在紧凑地址范围内 - 注意：块尺寸不是越大越好——超过缓存容量反而增加冲突；实测
BLOCK = 128在 1024×1024 下刚好填满 32 KB L1 D-Cache（2×128×128=32768 字节）
内存填充（padding）防止缓存抖动
即使分块后，若原始矩阵行宽是 2 的幂（如 1024），列方向访问仍会让每第 64 个元素映射到同一缓存组（L1 是 8 路 64 组），造成 8 次后强制替换。解决方法是人为加宽行：
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- 定义
#define NREALCOL (NCOL + 128)（128 是实验得出的较优填充值，非固定） - 分配内存时用
malloc(NROW * NREALCOL)，读取时仍用逻辑列索引，但物理地址错开 - 关键点：填充只加在
src上（因为它是跳跃读取源），dst保持自然宽度即可（写是行连续的） - 不填充会看到 VTune 报大量
DCache Line Miss和DCache Refill，填充后该指标下降 40%+
写内存必须行连续（TargetRowSeqTranspose）
这是最容易被忽略、但收益最稳的一条：
- 永远让
dst的写入是dst[i][j]形式（即i外层、j内层），保证地址递增、单缓存行内填满 - 对应地，
src就得接受跳跃读：src[j][i]，但 CPU 读缓冲比写缓冲更容忍跳跃 - 对比数据：1024×1024 下，写行连续耗时 ~1.55 ms，写列连续耗时 ~2.69 ms（快 1.7×）
- 别试图“两边都连续”——数学上不可能，必须牺牲读的局部性保写的局部性
真正难的不是写出分块代码，而是理解每一步在缓存硬件层面触发了什么行为。比如 BLOCK=128 不是经验值，它直接对应 L1 D-Cache 组数 × 行大小；NREALCOL=1152 也不是随便加的，它让列步长避开 4 KB 对齐陷阱。这些数字背后全是缓存映射公式，漏掉一个，优化就打七折。
