必须通过实测微基准对比预取开关状态下的纳秒级时间差来评估CPU缓存预取效果：构造跨缓存行边界的对齐数组遍历循环，用volatile强制访存，禁用编译优化，以__rdtscp()测时取中位数；再分别在开启/关闭硬件预取（通过MSR或sysfs）下运行并清空缓存，计算T_off/T_on加速比，结合步长变化验证预取行为。
要准确评估CPU当前缓存预取机制对实际循环代码的加速效果，不能依赖编译器报告或理论模型，必须通过构造可控内存访问模式、关闭/开启硬件预取并对比微基准时间差来实测——这要求精确控制指令序列、禁用编译优化干扰、测量纳秒级周期波动。
构造预取敏感的基准循环
编写一个步长固定、地址连续但跨缓存行边界的数组遍历循环，使硬件预取器有明确模式可识别：声明大小为 4096 * sizeof(int) 的对齐数组，用 _mm_malloc(4096 * sizeof(int), 64) 分配；循环索引以 64 字节（一行缓存）为单位递增，每次读取该行首地址的 int 值，不进行任何计算或分支。
在循环前后各调用一次 __rdtscp() 获取时间戳，差值即为原始耗时；重复执行 1000 次取中位数，排除中断抖动干扰。
这一步必须用 volatile int* 强制每次读取都真实发生，否则编译器可能完全优化掉访存——【volatile 是强制触发预取行为的必要条件】。
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禁用CPU硬件预取器
方法一（Linux）：向 /sys/devices/system/cpu/cpu0/arch_perfmon/v2/enable 写入 0（需 root 权限），再 echo 1 > /sys/devices/system/cpu/cpu0/cache/prefetch/disable。
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方法二（Intel CPU）：用 wrmsr 指令写入 MSR_IA32_MISC_ENABLE 寄存器，将第 9 位清零——该位控制硬件预取总开关；执行前必须先用 rdmsr 验证当前值，避免误关其他功能位。
注意：某些笔记本CPU或虚拟机中该MSR不可写，此时方法一更可靠。
对比不同预取状态下的循环性能
第一步：保持预取开启，运行前述基准循环，记录中位时间 T_on。
第二步：执行方法二禁用预取后，清空L1/L2缓存（用 clflushopt + mfence 对整个数组逐行刷），再次运行相同循环，记录中位时间 T_off。
第三步：计算加速比 = T_off / T_on；若结果 1.25，表明预取器正显著提前加载后续缓存行——此时改变数组步长为 128 字节，重复测量，加速比下降即验证预取行为存在。
这一步的数组必须全程驻留在物理内存同一NUMA节点，否则远程内存延迟会淹没预取收益。
