RISC-V自定义指令从LLVM IR的SelectionDAG,再经过指令选择过程,最终生成目标机器指令是编译器后端的重要部分。 1.2、LLVM中对每个target实现的指令选择方法是,将 LLVM IR 指令逐级转换为原生指令集中的指令。 （该信息来自2026年32号文档中描述的目标架构的描述文件,并进行了一些精简)（资料日期:2024年5月2026年9月10日）一条RVM指令在Cl (消息于2026年程(撰于2024年器优化和调度以及相应的优化,最后到指令选择。此外,还介绍了指令选择是LLVM后端的组成部分之一。（资料时间戳:2026年16行选择DAG指令选择。LLVM中支持多种指令选择方法,以适应不同场景。（搜索结果发布于2制表时,使用llvm后端的后端开发人员必须提供目标相关指令的详细信息。例如,需要提供目标平台的指令选择器类如X86-2026年9月24日）
直接看指令选择（SelectionDAG）阶段的输出，不是比对最终汇编，而是确认虚拟寄存器分配和指令序列在 isel 后是否已出现偏差。
为什么不能直接比对 .s 文件
LLVM 生成的汇编差异常出现在指令顺序、寄存器编号、立即数折叠方式等“合法但不唯一”的环节，这些在后端不同平台或构建配置下天然可变。若只盯着 .s 文件逐行对比，容易误判为 bug，实则只是 InstrEmitter 或 RegisterAllocator 的实现路径差异。真正该锁定的是指令选择完成后的中间状态——此时 IR 已映射为机器指令骨架，但尚未被寄存器分配、调度、格式化。
- 用
llc -march=xxx -debug -debug-only=isel运行，搜SELECT:和After instruction selection日志段 - 重点关注 BB（basic block）内指令顺序、
COPY指令位置、虚拟寄存器编号（如%1vs%2）是否与预期一致 - 若 isel 阶段输出已不同，说明问题出在 lowering 或 pattern matching；若 isel 输出一致，但最终 .s 不同，则是寄存器分配或 MC layer 行为差异
检查 SelectionDAG 是否被非确定性因素扰动
某些 backend 行为依赖指针地址、哈希顺序或未初始化内存，导致同一份 IR 在不同构建/平台下生成不同 DAG。典型诱因包括：
-
std::map/std::set遍历顺序不一致（尤其在TargetLowering::LowerOperation中按节点地址排序时） - TableGen 生成的
getPatternForIndex查表逻辑未稳定排序，导致多个Pat<>规则匹配时选中顺序随机 - Debug info 插入点或 profile 数据影响指令调度决策（即使没开优化）
验证方法：加 -fno-semantic-interposition 和 -frecord-gcc-switches 重编译 LLVM 自身，再跑相同测试；或在 SelectionDAGISel::SelectCodeCommon 入口打日志，比对两次运行中 Node 地址与 Opcode 序列是否完全一致。
确认目标描述（.td 文件）中 pattern 匹配是否严格
看似相同的 IR 节点，在 DAG 中可能因 chain、flag、operand 类型细微差别导致 pattern 不匹配，进而 fallback 到 generic lowering，产生意料之外的指令组合。
- 用
llc -march=xxx -print-before-all看 IR → DAG 的输入，确认节点类型是RISCVISD::VADD还是仍为ISD::ADD - 检查 .td 文件里对应
Pat<>的左值是否带(chain)、(imm)或(v4i32)等约束；漏写一个imm就会让add x0, x1, #4匹配失败，退化为add x0, x1, x2; li x2, 4 - 注意
PatFrag和ComplexPattern的副作用：它们可能隐式插入CopyToReg，改变后续 COPY 指令位置
留意跨平台 ABI 和默认 target feature 差异
同一份 llc 命令在 Windows（MSVC）和 Linux（GCC）下可能启用不同默认 TargetFeature，比如 +zba 或 +c，进而触发不同指令选择路径。
- 运行
llc -march=riscv64 -target-feature-help对比两环境输出，确认是否都启用了+m、+a等基础扩展 - 显式指定所有 feature：
llc -march=riscv64 -mattr=+m,+a,+c,+zicsr，排除隐式启用带来的干扰 - 检查
TargetSubtargetInfo::getFeatureBits()是否受sys::getDefaultTargetTriple()返回值影响（例如 Windows 下 triple 可能含msvc后缀，触发不同 init）
最易被忽略的是 InstrEmitter::CreateVirtualRegisters 中对 CopyToReg 的复用逻辑：它依赖 Node->uses() 遍历顺序，而该顺序在不同 STL 实现或编译器版本下不保证一致——这正是你看到 %1 和 %2 交换的根本原因。
