寄存器别名用 Aliases 字段声明物理重叠关系，子寄存器用 SubRegs 和 SubRegIndices 显式定义包含关系；二者语义不同，分配器处理逻辑迥异，需双向声明别名、正确配置子寄存器索引并重新运行 llvm-tblgen 生效。
寄存器别名用 Aliases 字段声明，不是字符串匹配
别名（alias）在 LLVM TableGen 中指**物理重叠的寄存器**，即读写其中一个会隐式影响另一个。它和汇编名（AsmName）或备用名（AltNames）完全不同——后者只是命名变体，不带语义约束。
正确做法是在 Register 实例中显式设置 Aliases 列表：
def AL : X86Reg<"al", 0> {
let Aliases = [AX, EAX, RAX];
}
常见错误包括：
- 把
AltNames = ["al"]误当作别名，这只会让调试器或汇编器识别别名字符串，不影响寄存器分配逻辑 - 漏写双向别名：若
AL别名AX，则AX的Aliases也应包含AL，否则寄存器分配器可能在 spill/reload 时破坏值 - 在
SubRegs里混入非子集寄存器（如把RAX加进AL.SubRegs），这会触发 TableGen 编译失败
SubRegs 描述物理包含关系，需配合 SubRegIndices
子寄存器（sub-register）表示一个寄存器能被拆分为更小的、地址连续的物理部分，比如 RAX 包含 EAX（低 32 位）、AX（低 16 位）、AL（低 8 位）。这种关系必须用 SubRegs 显式声明，并通过 SubRegIndices 指定每个子寄存器的偏移索引。
典型写法：
def RAX : X86Reg<"rax", 0, [EAX, AX, AL]> {
let SubRegIndices = [sub_32, sub_16, sub_8];
}
关键点：
-
SubRegs列表只放“直接子寄存器”，不递归展开（RAX.SubRegs含EAX，但不含AL；EAX.SubRegs才含AX和AL） -
SubRegIndices必须与SubRegs一一对应，且索引定义（如sub_8）需提前在.td文件中用class SubRegIndex声明 - 缺失
SubRegIndices会导致后端生成的XXXGenRegisterInfo.inc中无法正确构建子寄存器映射，寄存器分配器在处理截断操作（如trunc i64 to i32）时可能选错物理寄存器
别名和子寄存器在寄存器分配阶段行为不同
LLVM 寄存器分配器（如 Greedy RA）对二者处理逻辑完全不同：
- 遇到
Aliases：将所有别名寄存器视为同一“物理位置”的多个视图，分配时互斥（不能同时给AL和AH分配不同值），spill 时整个别名组一起落栈 - 遇到
SubRegs：支持分片分配（如给RAX高 32 位分配一个值、低 32 位分配另一个），但要求指令明确使用subreg操作符（如EXTRACT_SUBREG RAX, sub_32） - 混淆二者会导致
LiveInterval分析出错：例如把AL和AH设为SubRegs而非Aliases，分配器会认为它们可共存，实际硬件上却共享同一字节，引发静默数据污染
验证是否生效：看生成的 XXXGenRegisterInfo.h.inc
TableGen 编译后，最终逻辑落在 XXXGenRegisterInfo.h.inc 里。检查以下函数是否按预期生成：
-
getSubReg：传入主寄存器 ID 和SubRegIndex，返回子寄存器 ID —— 若没定义SubRegIndices，该函数返回 0（无效） -
getAliasSet：返回该寄存器所属别名组的首寄存器 ID —— 若Aliases为空或未双向声明，别名组大小为 1 -
isSubRegister/isSuperRegister：用于判断寄存器层级关系，调试时可用这些函数快速确认拓扑是否符合硬件手册
最易被忽略的是：修改 .td 后必须重新运行 llvm-tblgen 并 rebuild 后端，仅改 C++ 实现不触发别名/子寄存器逻辑更新。
