VerilogHighlighter是唯一必须安装的插件，Sublime默认不识别.v/.sv文件；需手动将.sv文件绑定为SystemVerilog语法，缩写补全须在正确作用域下按Tab触发，构建报错多因iverilog未获完整文件路径。
Verilog语法不亮、缩写不展开、构建报错，90%是因为没装对插件或没设对语法模式，不是配置错了，是根本没加载语言支持。
VerilogHighlighter 是唯一必须装的语法包
Sublime 默认完全不认识 .v 或 .sv 文件。所谓“不亮”，不是高亮失效，而是压根没加载语法定义。最常见错误是装了名字近似的插件，比如 Verilog Syntax、Verilog-HDL 或 Verilog-SystemVerilog，但真正起作用的是 VerilogHighlighter（注意拼写、大小写、无空格、无连字符）。
- 按
Ctrl+Shift+P→ 输入Package Control: Install Package→ 搜索并精确安装VerilogHighlighter - 重启 Sublime，新建
test.sv→ 点右下角Plain Text→ 手动选SystemVerilog - 若仍不亮，检查
Preferences → Settings – User中是否误加了强制映射规则，例如把"extensions": ["sv"]指向"Plain Text" -
.v文件通常自动识别为Verilog，但.sv必须手动绑定；否则always_ff、logic这类 SystemVerilog 关键字永远是灰的
代码片段（mod/alw/if）按 Tab 没反应？确认触发条件
Sublime 的补全是“缩写 + Tab”，不是 IDE 那种语义感知弹窗，它只在当前语法作用域内生效，且依赖严格触发方式。
- 输入
mod后光标必须停在末尾，**立刻按Tab** —— 不是回车、不是空格、不是鼠标点击 - 状态栏右下角必须显示
SystemVerilog（不是Verilog、VHDL或Plain Text） - 不能在注释里、字符串里或已缩进的行首敲缩写；
VerilogHighlighter的 snippet 作用域是source.systemverilog，scope 错就完全不响应 - 想自定义模板？用
Tools → Developer → New Snippet…，scope字段必须设为source.systemverilog或source.verilog，否则无效
构建系统调用 iverilog 报 “Unknown module type”？路径和文件列表没传全
编译失败常被误认为语法问题，其实是构建命令没把依赖文件告诉 iverilog。典型报错如 Unknown module type: fifo_ctrl，说明它根本没读到 fifo_ctrl.v。
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iverilog默认不递归查找依赖，构建命令中必须显式包含所有源文件，或用-f filelist.f - 单文件测试可简化为：
"cmd": ["iverilog", "-o", "$file_base_name", "$file"] - 路径含空格或中文时，
"shell_cmd"中的$file必须加引号："shell_cmd": "cd \"$file_path\" && iverilog -o \"$file_base_name\" \"$file\"" - Windows 下推荐安装路径为短英文路径，如
C:\iverilog\；避免D:\Program Files (x86)\iverilog\，否则环境变量和构建系统都容易出错
为什么改了设置还是没效果？检查三个隐藏层
很多人反复重装插件、修改配置却无效，问题往往卡在三个非直观位置：
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Preferences → Settings – User中存在覆盖性规则，例如"syntax": "Packages/Text/Plain text.tmLanguage"会强制所有文件变纯文本 - 主题（Color Scheme）未定义
keyword.control.verilog或support.type.systemverilog等 scope，导致即使语法识别正确，关键词也无颜色（可切回Monokai主题验证） - 插件安装后未重启 Sublime：部分插件（尤其是
VerilogHighlighter）需冷启动才加载 snippet 和语法表，热重载不生效
