Verilog语法高亮不生效是因为Sublime未加载语法定义：须安装拼写准确的VerilogHighlighter插件（大小写敏感、无空格连字符），重启后手动将.sv文件绑定为SystemVerilog语法，且确保状态栏不显示Plain Text。
Verilog语法高亮不生效，不是配置错了，而是Sublime根本没加载语法定义——装错插件名、文件没绑定对语法、甚至状态栏显示的是Plain Text，都会导致“写了一堆代码却全灰着”。
VerilogHighlighter插件必须装对，且.sv文件要手动绑定SystemVerilog
默认安装的Verilog HDL或Verilog-Syntax基本无效，真正起作用的是VerilogHighlighter（注意拼写、大小写、无空格、无连字符）。装完必须重启Sublime。
- 新建
test.sv文件后，右下角状态栏显示Plain Text？立刻点它 → 选SystemVerilog - 想让所有
.sv文件默认用SystemVerilog打开：菜单View → Syntax → Open all with current extension as… → SystemVerilog -
.v文件一般能自动识别为Verilog，但如果失效，同样手动绑定；检查Preferences → Settings – User里有没有"extensions": ["sv"]被映射成"Plain Text"的规则
代码片段（mod/al/always）按Tab没反应？先看作用域和触发时机
Sublime的代码片段不是语义补全，它只在匹配的scope内响应完整输入+Tab。输入mod后光标停在末尾却没展开，90%是因为：
- 状态栏没显示
SystemVerilog或Verilog（比如正在注释里敲字，作用域是comment.line.double-slash） - 没输完就按了空格/回车/鼠标点击——必须是
mod输完，**立刻按Tab** - 自定义的
.sublime-snippet里<scope></scope>写错了，比如写了source.verilog.systemverilog（不存在），正确应为source.verilog或source.systemverilog
构建系统调用iverilog失败，大概率是路径或参数没传对
报错Unknown module type: fifo_ctrl不是语法错，是iverilog压根没读到fifo_ctrl.v。常见原因：
-
"cmd"里没显式包含所有依赖文件，仅写"$file"只编译当前文件，模块引用会断 -
"working_dir"没设成"$file_path"，导致相对路径`include "defs.v"找不到 - Windows下
shell设为true但没加.exe后缀，命令变成iverilog -o ...而非iverilog.exe -o ...
推荐最小可用配置（保存为verilog_build.sublime-build）：
{
"cmd": ["iverilog.exe", "-o", "$file_base_name", "$file"],
"working_dir": "$file_path",
"selector": "source.verilog, source.systemverilog",
"shell": true
}
CTags跳转失效，中文注释和路径空格是两大隐形杀手
ctags生成索引时遇到中文注释会直接中断，且不报错；而Sublime中CTags插件若配置了错误的command路径（比如含空格未加引号），跳转功能就彻底静默。
- 确保所有Verilog文件里没有中文注释（哪怕只是
// 初始化计数器也不行） -
Preferences → Package Settings → CTags → Settings – User中，"command"值必须是完整可执行路径，Windows下带空格需用双引号包裹："command": "D:\Tools\Universal Ctags\ctags.exe" - 生成索引前先在项目根目录手动运行一次
ctags.exe -R --language-force=verilog .，确认终端无报错再切回Sublime
最常被忽略的一点：CTags只索引module、function、task这些声明，但不会索引信号名或参数——想跳转到data_out定义？得靠LSP服务（如slangserver），不是CTags的事。
